关于DAC的SFDR仿真问题
在资料上看到关于SFDR的定义是基波和频带内最大的谐波比
我在做DAC的SFDR时，先用verilogA写了一个理想ADC，将ADC的输出输入DAC，然后在DAC的输出做FFT来看SFDR.
当我加的输入正弦波的频率较高时，比如是采样频率的1/5，这时采样点数比较少，所以DAC的分辨率比较低，仿真测出的SFDR非常低。我觉得在输入频率较高时，DAC分辨率比较低，例如一个5bit的理想DAC的SFDR才44dB左右。但是看一些paper或者datasheet上，他们在输入频率较高时的SFDR非常大，比理想的DAC的SFDR还高。
大家给我讲讲啊，这到底是怎么回事。
首先，定义上认为量化误差是随机信号。那么就尽量要有更多的不同的点来测试。小编使用1/5频率，那么采样5个点以后就是周期性重复了，不满足随机信号。要用稍微特殊一点儿的数，比如输入频率是采样频率的（1/2.7）倍，那么采样了10个输入周期27个采样点，才会是一个周期。仿真也要持续10个输入周期。这样信号多了，量化误差才接近随机信号。
实际仿真可以再加长，输入频率是采样频率的1/2.725倍，采样40个输入周期109个采样点是一个周期。用这个大周期的信号做dft.
SFDR的绝对值有时确实偏离理论值一些，但不是很多。
小编可以同时仿真实际DAC和理想DAC，两个输出的结果可以互相对照。
信论文 你就完了....
我见过还有论文得到的SFDR比现在最好的信号源得到的信噪比还高的
是钟波师兄吧，实验室最近又在做新的DAC，头疼啊，很多DAC的动态和静态性能参数仿真都不会，正在学习，有什么好的建议没? 4# zhongbo1127
同求。
嗯 我昨天研究了一天今天才搞明白，我看有的人建议将时钟频率和信号频率之比设为N/M,让N为2的幂次，将M设为奇数，但看有的paper上说将M设为质数，不知道这样设有什么不同。而且实际仿真时电路规模很大，仿真非常耗时，想仿的时间长点，几天就出去了，具体仿真时怎么设置这个比值呢? 2# lylnk
7# favourite626
7# favourite626
曰你妹.妹～
核心思想就是让输入信号和采样频率存在一个差，采样以后的信号的周期尽量长。
具体弄多长的就看你要求的精度和仿真时间的取舍了。
如果你有无敌的机器，完全可以用1/2.7111111的输入信号。这个采样以后信号的周期是非常非常长的。
设置成N/M可能是为了好用来计算仿真时间吧。
嗯谢谢啦现在正在重新仿，估计得明天看看结果啦 10# lylnk
请问你写的理想ADC的采样频率给多少啊?
你说得对，当fs/fo为整数时，应当将输入频率偏移一个较小的delta F，以便将量化噪声的频谱压到躁底去
fin/fs=M/N,N为采样点数，M最好为质数，这样有利于dft变换，具体去看dft，书上有讲。