调用ahdlLib中的comparator~

调用ahdlLib库中的comparator，单独仿真的时候没有问题，但是将这个理想比较器放入整体电路之后，就报错了。错误如下：ERROR:I0 is an instance of an undefined model ahdlLib_comparator_veriloga。
比价器的参数已经设置过了，那问题会出现在哪里呢?
cadence自带库还需要添加model吗?路径在哪里?

自己又来顶！

ahdlLib的不用添加model，functional的才要model文件。单独仿真没问题，整体有问题，好奇怪。

是啊，单独调出comparator，再加几个逻辑门仿真，就可以出来波形，但是放入我的整体电路后，就报错了！

那试试funcitional的比较器呢, 这个需要添加model文件allfunc.scs，路劲在functional这个文件下

能不能说具体点儿，我怎么找不到functional这个文件夹

在cadence安装目录/tools/dfII/etc/cdslib/artist/functional

找到了，谢谢啦~