输入差分对管衬底电位怎么连接好？
他们之间的差异除了对Vth有影响外，还有什么不同?请教大家！
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看你工艺了
PMOS如果要消去衬偏 那么就应该用单独的NWELL 然后把NWELL和S端接上
和其他衬底接高电位的PMOS的NWELL要隔离开来这样肯定会增加面积如果你要大一点的共模输入范围的话 就可以衬底和S端接在一起
如果你的OP设计的合适的话那将衬底就直接接到VDD上
输入差分对管衬底电位怎么连接好?
从你的分析来看，在电性能上，你认为pmos接在不同的电位对OP没有影响（当然会影响共模输入电压）。
在layout上，不同的接法会有不同的layout 面积。
在我看来，其实layout面积的扩大基本上可以忽略，大也大不了多少，小也小不了多少，但是在电性能上面，我还不清楚还会影响到哪些方面?希望你有进一步的分析，谢谢。
若衬底和S端相连，则Vsb=0，Vth不会变大，Vin,max= Vgs+Vth， 为什么说共模输入范围变大呢，请教?
不同点电位 Vth值会变大啦，所以共模输入会变小
从你的分析来看，在电性能上，你认为pmos接在不同的电位对OP没有影响（当然会影响共模输入电压）。
在layout上，不同的接法会有不同的layout 面积。
在我看来，其实layout面积的扩大基本上可以忽略，大也大不了多少，小也小不了多少，但是在电性能上面，我还不清楚还会影响到哪些方面?希望你有进一步的分析，谢谢。
在allen书上，讲差分输入的时候有讨论过这个问题。一方面当把体和源连在一起，可以减少体效应，就是不会增大阈值电压。但是会增大源端到地的电容。另一方面，如果将体连接到高电位上，会增大阈值电压，但是可以增大共模输入范围（可以推导下共模输入范围的公式）。具体怎么接要看你的应用了。
阈值电压增加是可以扩大共模输入上限，但是觉得用这种方法来扩大共模输入范围的做法有点玄，阈值电压有变化的会有很多麻烦的，大家都说说吧
wait for the profound explanation！
好，谢谢
When the body connent to source in pmos, the vth will not have body effect, so vth is small.
When vth is small, vgs can use small vgs to control the pmos, vgs is small, vdast will small and the otuput swing will big.
When vth is small, input common mode voltage maybe small, it is based on your circuit design.
mpig
GOOD
谢谢
听了楼上解释，貌似明白了一点
P应该接低电位！
Depends on your specification of op-amp. There are trade-off around the choice.
引用:
原帖由 山豬 于 2009-5-29 08:43 发表$ z5 Y% `* W$ @2 k$ U
When the body connent to source in pmos, the vth will not have body effect, so vth is small.# p* N9 w9 Z/ f) p
When vth is small, vgs can use small vgs to control the pmos, vgs is small, vdast will small and the otupu ...
GOOD
很奇怪，为什么用英文回答就没有人反对呢，而不加考虑的接受呢?
小编的英文回答和前面朋友回答的观点刚好相反，为什么没有人争论呢?
When vth is small, vgs can use small vgs to control the pmos, vgs is small, vdast will small ,这段话逻辑好像有点绕人吧。
如果我们平时分析，都考虑简单模型的话，vdsat与vth的大小好像没有关系吧?虽然我们也确实希望vth小以增加VDD端共模范围，所以，我们也经常将差分对管放在亚阈值区（当然，这个还有其他一些目的）
我想前面朋友说：如果将衬底接在VDD的话，可以增加共模范围，主要由于背栅效应使Vth比较大，当共模到gnd rail时，Vth很大，共模可以比差分对管的漏端低一个Vth而增大了gnd rail端的共模范围，而当共模到另一端的时候，差分对管的source也上升，Vth并不比衬底直接接在S端大多少，所以这一端的损失不大，比较整个范围来看，共模范围有所增加。这也是有一定道理的。而且接在VDD，可以提高高频的CMRR，这就是前面朋友提到的寄生电容的问题了。
但我们平时好像还是倾向于将差分对的衬底直接接在S端，这样可以增加CMRR(这次的增加主要来自匹配)、减小offset、减小非线性、增加PSR。
学到了很有用的知识，谢谢~
我在cadence中仿真验证过的以PMOS为输入管的时候两种情况区别不是很大但是受工艺条件影响
主要是连到S端对改善PSRR和CMRR有利。
接S会有阱电容的。
路过路过路过
接source用单独的well，相对面积较大，但是对noise抑制较好；接VDD，如果是功率IC的话，VDD会有较大纹波，直接影响差分对的衬底电压，对敏感电路影响较大。
共模范围也有变化
衬底接VDD的话，VIN_MIN是降低了|Vthp|-|Vthp0|的量，可是同时VIN_MAX也减少了 |Vthp|-|Vthp0|的量，并没改变多少啊，是我理解错误吗?
我也是这么想的，共模输入范围只是下移，怎么扩大了呢?
减小非线性、增加PSR是怎么来的?