异步sar，遇到的问题求解答
时间：10-02
整理：3721RD
点击：
太快的话，DAC输出无法完全建立就进入下一个比较周期了，请问如果使异步sar中的时钟慢下来，时钟是内部产生的。
加delay cell, 就是comp 输出的valid和sar输出信号相与后，加延时。
当然最好是你dac的电容小，充放电建立时间快。
你好 问题解决了，请教下另外一个问题，我的DA在主次逼近的过程中时，进行VP-vref/2，(VP-vref/2)-vref/4，(VP-vref/2)-vref/8 ..... 的操作时，减去的那个不等于vref/2，vref/4,vref/8,总是有20mv左右的偏差，请问这是怎么回事?
有没有
异步sar论文?
甚低功耗SAR ADC的结构设计与控制技术
好的 非常感谢我三楼还有个问题
你先把采样开关和比较器都用理想器件去代替仿真看一下。可能是这两个寄生电容的影响。
你好 确实是寄生电容的影响 我把比较器和采样开关的尺寸都弄小了 影响也小很多，不过还是达不到要求，请问如果我把dac的单位电容加大，能不能减小比较器和采样开关的影响呢
这样子肯定可以的，就看你在异步速度上的要求了，单位电容大了除了面积大，还会降低dac的充放电时间。
这个不是问题，你先看看thd会不会有影响