异步sar的比较器使能信号怎么产生

对于异步的sar，比较器的valid信号有效后，DAC就可以根据comp的结果进行下一步翻转，那么DAC翻转后过多长时间比较器开始比较呢?对于异步结构，希望合理分配每步的settle时间，这个时间就是从DAC翻转到比较器开始比较，现在纠结的就是如何确定比较器开始的时刻?
谢谢

自己顶一下

根据DAC的settle时间，确定加入延迟的大小，让比较器使能信号的环路时间能够满足DAC建立加上比较器延迟

这样的话每位的DAC settle时间就是固定的，不能根据DAC翻转的幅度而合理分配?另外，延时随corner变化，如果某corner下延时变短了，那就相当于在下个sample clk来之前一段时间conversion就结束了，那这段时间就被浪费了。
谢谢

The dac settle time is almost constant, no matter how large is the amplitude, for the asysar adc ,the dac cap is very small. But the comp need long time settle a correct output when the input amplitude is small, so the delay time for the dac settle time can be a fixed one. The different amplitude which impact the compare time is realized by the comp.

Thanks you Pan
For higher bits, DAC switching amplitude is larger, so that, the reference buffer needs a longer time for settling. So different bits need different settling time.
I am wondering how to allocate the settling time for each bit.

Thanks

ok, you question in fact is how to realize a reference buffer which can offer a stable output and with quick response time.I have no good suggestion about this, if area possible, large MIM/MOM/MOS caps together to get this.

再顶一下

为什么DAC的建立时间是固定的。大的电容，大的摆幅，建立时间应该大呀?Buffer的输出电流随着电容和摆幅大小而变化吗?另外你说的加大电容是加大什么电容，是DAC的电容吗?有论文写在不同bit时，改变比较器的使能信号产生环路延迟来适配DAC建立时间，但是可能没啥实际价值。或者是在不同bit时分开来执行。

其实小编就是想做一个可变的延迟链吧，我想你估计是觉得DAC不同bit需要的建立时间不同，你想利用这个时间差来加快异步速度对吧。
这个其实不难的，你可以找找variable delay。
或者最简单的，你就设计几个开关管，然后链接着按比例缩小的电容，最高位bit 建立时，连接最大电容的开关管导通，rc延迟肯定最大，次高位控制次大电容开关，依次类推。

large C ！