serdes SSC pll

如果用divide rnumber的三角调制方法实现ssc pll。
对应小数分频pll, 经过sigma delta divider的长时间的平均值是固定的。
而对于ssc pll. 分频数一直在变，而sigma delta却是输出一个(-1/-2/-3/0/1/2/3/4)+N的值，能达到三角调制的效果吗?

大侠快快现身呀！
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跟普通的PLL一样测，不过你这时开了SSC在频谱仪上看到的最高频点不会一一表，而是平的象马鞍形

这种三角调制的PLL长时抖动可能很大，但是jitter频率低，具体表现为period jitter很小，频谱像是楼上描述的。LZ是用在TX锁相环吗?另一个帖子wuzl423大侠提的，RXPLL Tracking这种低频jitter没问题吧?
另外问一下这种PLL可以减小EMI,那还有什么作用?

咋就成大侠了啊?俺说过，俺是菜鸟。
小编说的SSC 相位噪声的问题，我想你说的问题是没有太大意义的。SSC是系统上减小EMI的一种方法。扩频量一般很小，就像你说的应用 0~5000ppm，最大频偏也就5000ppm，测试相位噪声，完全可以测试固定频偏量下的相位噪声，这和整数分频没有什么区别，只不过分频器增添了SDM噪声。
你说的第二个问题是你没考虑在PLL对SDM是低通滤波的作用，相当于是对SDM输出是个积分。
个人愚见，大家讨论啊，等真正的大侠。

理解了，小数分频输入是dc, ssc pll输入是30kHz，摆幅0~5000ppm的调制信号

以前是做PLL的，觉得都已经好像模拟的那些纯模拟的运放啊什么的都接触不到了，做了serdes发现，离模拟越来越远了。
因为以前接触过射频系统，感觉做系统的很牛很牛，先要搭个框架，然后给各个模块分配指标，再得出整个系统的信噪比啊什么的，做serdes需要这些吗，我所看的serdes里面的东西，基本上都是用standard cell搭搭就好了。

用简单的东西做出东西才牛逼

大家的SSC PLL做的怎么样?

你能说说你关心的指标吗?

弱弱的问个问题，TX里面要看ISI引起的DJ的话，会输入加PRBS，再看接收端的眼图，知道DJ是多少。
那对于RX来说，如果有均衡模块的话，可以将TX+RX串起来，在TX加PRBS，然后看均衡后的眼图。
如果RX里面没有均衡器，就是buffer的话，就没必要做这个了吧

对于ssc pll，N divider的传输因子怎样写呢，如果还写成1/N 的话，这个分析就体现不出来有30kHz的0~5000ppm的调制效果了呀

用FNPLL通过调节反馈分频器实现SSC是没有问题的。
其实，SSC不见得非得用FNPLL，也可以在整分频PLL输出时用一个多模式分频器来实现，只要后面的TXPLL带宽比SSC信号模式调节频率（比如，对于33kHz的SSC，可以用几MHz或更高频率去调节多模式分频器）低一个量级，就应该没有问题，当然SSC本身频率很低是可以通过TXPLL频带出现在TX时钟的。

你说的SERDES是纯粹信号串并转换电路，和一般概念SERDES有些差别，只是其中一小部分，输入端的信道均衡补偿，CDR才是更具挑战的部分。如果这些都可以用简单的standard Cell搭出来，那就真牛了。

如果设计RX， 对于没有均衡器的RX，就是buffer的话，还有必要做眼图分析吗?

不是吧，楼上做serdes这么水啊。

那要看你的传输数据率和信道非理想效应对信号的影响了。

dsm对信号是全通的，只不过加了Noise

一般三角波的频率也就是几十K（slow ssc)

Pll的带宽得几百K，完全可以跟上三角波

Needthedocforssc

大侠快快现身呀！

serdes那么大系统那么多模块
对模拟要求那么高
怎么会离模拟越来越远?