SFDR为什么一直不见提高呢？

我的DAC中，除了开关，其他部分都用的是veriloga模块（自己编的，可以认为是理想的）。可是无论我怎么优化我的开关，SFDR一直都不见提高（实际上处于比较低的值）。
不知道各位可曾遇到过类似的情况?

顶上来~

说下个人的感觉，不一定对。你的DAC的输入信号频率是多少?采样频率是多大?还有DAC精度是几位的?
在某个特定的采样频率下，把输入信号的频率减小。SFDR就会提高，这个其实跟你的DAC精度有关。感觉你说的SFDR低是你的输入信号频率高的缘故！

我输入的频率是51.76MHz，采样频率是1GHZ，位数是12位的

降频改善也不大的，真实奇怪啊~

输入的频率是51.76MHz，采样频率是1GHZ，位数是12位的
采样频率太高了

我的DAC中，除了开关，其他部分都用的是veriloga模块（自己编的，可以认为是理想的）。可是无论我怎么优化我的开关，SFDR一直都不见提高（实际上处于比较低的值）。
不知道各位可曾遇到过类似的情况

除了开关，其他部分都用的是veriloga模块
=> SWITCH 是使用 analog cmos design ?
你可以先全使用 behavior 方式
因為 high frequency下　　analog switch 應該也有 parastic cap會影響
是否是 parastic cap影響到 ?

我已经检查出来了是译码器问题，多谢各位关注~

学习中！