采用压控环振结构VCO的PLL相噪可以达到怎样的水平

想问一下如果有加LDO控制电源噪声，这种结构的PLL相噪（抖动）大概可以达到什么水平?
此外，在ADI的资料上看到说PLL的输出时钟的PPM（时钟精度）只由输入参考始终决定，与环路设计无关。请问这个又该如何理解?PPM到底是一个什么样的指标?

频率精度和频率稳定度（phase noise or jitter）是两个不同的概念，频率综合器的频率精度指相邻两个输出频率之间的最小间隔；瞬间频率稳定度指瞬间频率无规则变化，频域表现为phase noise或杂散。（来源于池保勇的CMOS射频集成电路分析与设计P458）

多谢解答！
所以PPM其实是说晶振的频率精度的。比如我要一个200.1MHz的时钟参考源，那么我选用的参考时钟频率精度至少要达到0.1/200*1000000=500PPM的规格。
这样理解对么?

因为PLL是锁相的而不是锁频的，所以相位可能有偏差（即相位噪声，也就是jitter），但频率会严格相等。