基于 55nm logic process, voltage detector 架构求助！

我想要实现一个 voltage detector 的电路，功能是当 Typ. VCC=0.9V时，送出逻辑'1' 的讯号，

详细的spec. 是VCC=0.8V(min.) VCC=0.9V(Typ.) VCC=1.0V(Max.) 要能判断出位准。

若不考虑电流消耗的话，请问哪种电路架构合适?

是VCC=0.8V(min.) VCC=0.9V(Typ.) VCC=1.0V(Max.)
=> bandgap+ comp ..
不過你的 comp要比 800m=> 900m=> 1000mv,
offset 別太大,