关于PLL的问题，望高手指教！

对于输入而言， PLL相当于一个低通滤波器，因此和普通的LPF一样有3dB带宽来衡量对输入信号的过虑作用，Jitter就是抖动，是对你的时钟信号偏离正确位置的一个衡量

这个我也清楚，只是理解上还是有点问题，毕竟PLL的输入输出本身就是个时钟信号，那么这个3dB带宽是用来限制什么的呢?如果单纯从低通滤波器的角度来看，我想大家应该都能明白什么意思，但是从一个PLL系统来看，就不怎么理解了，所以还是望高手指点指点，详细解释一下。

输入信号不会都是那么好的，有时还会有丢钟的现象，因此，你的PLL就需要抑制鉴相噪声，最终输出一个纯净的钟。当你的3dB BW小的时候，能够跟踪的频偏小，但是钟的纯度高。另外PLL也不能单纯的看成一个LPF。

這外間題我也有點不太明白！能望多多指教！

学习一下顶

大虾，能不能从物理的角度分析一下这个问题呢?从电路级的角度，常用的CPPLL的角度，又该怎么理解这个问题呢?
还有，有没有什么很好的，关于PLL的书啊，特别是CMOS CPPLL的。

我最近要做VCO，不知道哪位有资料啊

xue xi

首先，你先从PLL选好输入输出点。
然后进行传输函数分析就可以很容易得出结论了，
从信号上看，我感觉最好从频域分析，看频谱更容易理解些

好贴，顶下欢迎大家继续探讨~

11# liuguojia612 对于运放中的-3db带宽大家都能理解，带宽限制了信号建立的速度，即输入一个阶跃电压信号，输出达到稳定所需的时间就和-3db带宽有关！
对于pll，只是把运放中的电信号变成了相位，频率的变换也可以归结为相位的变换，pll的输出也是为了跟踪输入相位的变化，因此和运放的建立是一个道理。pll的建立是相位-电压-相位的过程，因此-3db带宽就限制了相位跟踪的时间，最终影响到pll的锁定时间！不知道理解对不对，希望高手拍砖