求教:ESD 导通结构与击穿结构对版图的要求
在做ESD版图时,很多设计规则上对ESD放电的NMOS管的版图要求都很多,特别是DCG(栅漏间距),L,等;
但如果我整体都采用导通结构来放电,还需要这样的要求吗?
可不可以按照默认的最小值来画?
这是不是还与工艺相关性很大啊?
如果某个工艺比较好，即使按照最小默认间距来画,也可能不会出现任何问题
我也想知道一些ESD结构和版图之间关系的知识！哪位高人给详细解答一下?！
还是自己来回答吧:
导通结构和击穿结构对版图要求都很严格,相比下,击穿的会更严格:
根据T关于距离,时间,热量的关系,DCG的关系应该在BD模型或NBD模型中都采用;
如果遇到特别好的工艺,如TSMC,就是按照默认的最小值,采用导通模型,也没有问题
弱弱的问下什么是导通结构和击穿结构啊?
我是这样理解的
导通结构:是利用MOS管工作在饱和区放电,或利用二极管正向嵌位;或利用三极管导通放电;
击穿结构:是利用MOS管寄生的NPN结构PNP结构,或利用CMOS工艺寄生的SCR结构来放电;
明白了，谢谢大大的解释
还有个问题
BD模型和NBD模型分别指的是什么啊?
我是这样理解的
BD模型是击穿(Break dwon)模型
NBD模型是非击穿(Non Break down)模型
请教,
IC 在转角处,有两层金属可以走ESD BUS线,
那么我们该如何连接呢?
A:只在M3 M4起点和终点连接;
B: 让M3 M4间的孔密密麻麻的打,直到两个不再平行走线;
或者还有什么好的办法呀?
没什么区别吧，只要Via数量足够即可！
ESD的Metal 一般是不是不要很宽的10um～20um就足够了，大家的意见呢?
带工厂给的BUS线,都要求走很宽;
有本书上说，只要满足任意两个PAD之间的BUS电阻小于10 ohm那样,
BUS线也没有问题,我支持这个观点
任意两个PAD之间的BUS电阻小于10 ohm那样，这个条件比较容易满足！
小芯片还容易,做LCD的ESD的时候,就不行了
不是很懂~
讨论继续。
我是这样理解的
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4 n+ g; d- q# L7 D$ P导通结构:是利用MOS管工作在饱和区放电,或利用二极管正向嵌位;或利用三极管导通放电;
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击穿结构:是利用MOS管寄生的NPN结构PNP结构,或利用CMOS工艺寄生的SCR结构来放电;
对于以上的解释本人认为不妥，
个人认为利用MOS管工作在饱和区放电的例子实在不多，有时可能会在二级保护时用到。因为毕竟是表面电流，泄电能力有限，而且不利于散热。
至于breakdown-type structure，传统ESD SCR结构属于此类（不过也不能说是CMOS工艺寄生的，而是人为设计的PNPN or NPNP吧?），但由于其trigger voltage过高，即便是LVTSCR有时还是达不到要求，所以现在也有用到无需breakdown的SCR结构。
我们内部曾经也讨论过ESD放电时，导通与击穿的关系；
在设计时，我们是按照导通模型来设计的（RC延迟触发+共用结构），从而达到很好的放电效果
实际测试的结果：利用这样的结构来放电的也过了4K；
虽然是利用MOS管的表面电流来放电，但用到的MOS管会非常非常的多，
如果表面放不掉，才会击穿
没错，利用GCNMOS或是其他电路trigger的NMOS ESD 保护结构，会使性能大大提高。这是因为在利用NMOS作为保护结构时，有一个致命的弱点就是非均匀导通。利用GCNMOS或是其他电路trigger的NMOS是为了降低Vt1(trigger voltage)，使得Vt1<<Vt2 (second breakdown voltage)，从而NMOS达到uniform turning on来泄放ESD电流，故能力提高。个人做过TLP试验，利用multifinger GCNMOS作为ESD protection structure依旧有snapback 现象，这说明还是有击穿存在的。纯属个人观点！
关于击穿结构均匀导通的设计
最近同事在做ESD时,其中一个IO口失效,就是因为NMOS管导通不均匀导致失效
后来大家讨论,总结下NMOS导通均匀的几个方法
1),Drain/Source端,采用非硅化物工艺,增加其电阻
2),考虑电流走向的问题
3),对所有的NMOS做Gard Ring时,只做一圈即可▲
4),DCG,DSG间距的考虑
希望继续补充