有关高阶极点与PLL杂散抑制的关系

3ks3ks

To tell the truth, your 师兄 is not talking about the point.

这个问题我也很感兴趣的

杂散抑制比与如下三个量有单调关系
电荷泵的漏电流
Kvco
环路滤波器在参考频率的阻抗
如果电荷泵完全匹配，自然也就没有杂波的问题了，如果Kvco=0,即控制电压对VCO没有调谐作用，也不会有杂波问题。
或者，如果环路滤波器在Fref频率阻抗为0，也不会吧周期性的泄漏电流转换成纹波电压，影响VCO。
这都是极端理想情况，显然不可能，那么实际上为了减小杂波，就只能尽可能减小Kvco，减小电荷泵的电流失配等非理想效应，或者减小环路滤波器在参考频率的阻抗。
这就是环路滤波器加入第三阶极点的原因，它实际上把那个阻抗给降了若干dB，也可以说它把纹波抑制了若干dB，其实一回事情
不过你师兄说的那个Kvco减小和环路滤波器的三阶极点是没有因果关系的。

thanks a lot

影响杂波的因素：
ＰＦＤ－ＣＰ的失配；
PFD的参考频率；
Kvco的大小；
LPF的极点情况；
主要的杂波在频偏为参考频率的谐波处。
对于一般的PLL参考频率〉〉带宽，所以即使高阶极点也是要低于参考频率的，所以高阶极点能够抑制 PFD-CP产生的失配电压谐波分量的幅值。

"即使高阶极点也是要低于参考频率的，所以高阶极点能够抑制 PFD-CP产生的失配电压谐波分量的幅值“
前半句能够理解，后半句的结论不太明白，期待能有高人指点

PFD-CP产生的失配电压周期等于PLL的参考频率，这样当这样一个信号通过LPF，如果这个LPF额外加一个低于信号频率的极点，那么必然会使这个信号幅值变低。

Thanks a lot

毕业刚出来，学习当中。

这个同学说的不错
所以在设计中，从对杂波的抑制来讲，滤波器的高频极点越低对杂波抑制越有效，但是又会引起unstable，所以这个是个tradeoff。

Actually, the relationships among of BW, refclk and pole/zero positions based on a certain zeta and PM, are fixed. Arbitrately changing high frequency poles for teh reduction of spurs is impractical. Moreover, it helps very little.

Why you said changing high frequency poles for teh reduction of spurs is impractical?
Actually, it is a tradeoff between the BW, PM and attenuation of the ref spur.For a fixed PM and zeta, I agree that the others almost have only one optimal
seletion. But for design, you can think about all of these stuffs at the same time then make the decision.