VMM/UVM/OVM到底有什么不同之处？

期待大牛来解释一下，怎么个顺承关系

刚学sv就准备研究方法学了，不太科学吧。
鄙人建议你把IEEE1800-2009通读一边，把上面的例子上机一边，然后把chris spear的systemverilog forverification这本书好好研究一下，弄懂了之后在研究方法学，语言本身的基础不扎实就想飞，能学好么?能学懂么?UVM的代码随处可下载，你先看看它的代码里有多少关键字你不懂的，或者甚至你都没有听说过的，如果没有，你可以研究UVM了，如果有，先把基础打牢了再说，不要浮躁..............

那本书我看过一遍正在看第二遍呵呵看到那麽多M很好奇又是一头雾水 就上来问一下
多谢指点！

UVM就是在OVM的基础上加了些VMM的精华。话说当年我看UVM源码，发现和OVM源码一模一样，UVM的设计组也承认第一版的UVM就是用脚本把OVM源码中的"ovm“整体替换成"uvm"。
三个M就是个工具，不同厂商之间相互制衡的产物。只要理解了SV的目的，理解了随机验证，自己也可以搞出个M来。

支持的工具不同 不同的厂家

说的好啊，我也是刚学习systemverilog就想学习UVM了

验证是一门很庞杂的体系，别想着搞定VMM/OVM/UVM就OK了。

也想知道

自己做VHDL/VERILOG编程也已经很多年了，对于3M的了解其实还不是很多。总感觉这个像是用面向对象的C来描述HDL。同时在TB的验证过程中更多注重测试的完整性，但是如果你有足够多的经验覆盖所有的可能性以及时间上的状态跳跃，在没有完全理解3M的特点的时候你就可以做到比较完善的测试了。
当然系统的大小还是需要验证的。一个人做一个项目，用到十万门级的电路已经算很大了。

UVM与OVM有很大的渊源，VMM是中间产物吧，不过现在业内也有不少在用VMM的。

谢谢分享

这个说来话长啊

正在打算学习中

大同小异 推荐UVM

是UVM比OVM更好?

要学习UVM，先要弄清楚systemverilog

说的好

up up

really confused！

感觉太难了，，不好学

验证入门比设计要难，如果你没有验证经验还没人指导确实很难理解uvm，建议你看下张强的那本书，的确很好

测试真的比设计难吗?

还在摸索中。

慢慢来

学习了。

学习了

应该是UVM一统江湖了。