formality中clock gating问题

请高手指点，谢谢！
问题如下：netlist中因power compile插入了clock gating，出现cell为SNPS_CLOCK_GATE_HIGH*，做rtl&netlist之间形式验证时，设置变量verification_clock_gate_hold_mode（low，high，any都设置过），但是还是报出impl中unmatch的类型为LATCG，
不知如何解决这类问题?请高手指点。谢谢！

1# xiage678

这个好像可以忽略掉，只要verify通过就可以了

只要verify通过就可以了

坐等高手解答

为什么可以忽略?Formality能自动识别出这个ICG?