求助，VCS仿真器仿真时出现一个bug如图，该怎么解决

构造函数后面少个“；”?

有;的，截图时没截上

function写错了

刚学systemverilog时经常遇到这种问题，每次都是函数头后面忘记写分号了

看不出来。

第6行应该是 endfunction 写成endfuction ，使用建议gVim中 tab自动补全功能，可以省很多事情

7楼正解。

请问自动补全需要安装插件吗?网上搜了下不得要领，所以来请教！

可以参考以下文章，比较傻瓜，安装就好，绿色班
http://www.oschina.net/code/snippet_574132_13357

多谢分享！