vcs 混合编译 第二步 找不到文件或路径

Error-[SFCOR] Source file cannot be opened
Source file "tb" cannot be opened for reading due to 'No such file or
directory'.
Please fix above issue and compile again.

1 error
CPU time: .250 seconds to compile
make: *** [elab] Error 255

makefile中写的是elab： vcs tb

感谢lgen7604 提供的源代码

那就是找不到tb这个文件啊

是啊，不知道该怎么解决vcs [elab_options] [libname.]design_unit
design_unit就是tb

一般仿真调用的是.v 或者是.sv，用全路径名称试试

混合编译
vcs [elab_options] [libname.]design_unit
design_unit
Here, the design_unit can be one of the following:
module
Verilog top module name

我感觉是libname好像没有整明白，所以求助

因为makefile中只是elab： vcs tb

这是要沉的节奏呀

最后解决了没?我也遇到相同的问。

把tb rename 成tb.sv
然后在tb.sv 的当前路径下直接run: vcs -sverilog -tb.sv 试一试