UVM+questa_sim 10.2c编译报错

在学习《uvm实战》过程中，在questa_sim 10.2c上面跑书里面的实例，结果报错，希望有朋友可以指导一下是为什么，代码如下

1. module dut(clk,
   
2. rst_n,
   
3. rxd,
   
4. rx_dv,
   
5. txd,
   
6. tx_en);
   
7. input clk;
   
8. input rst_n;
   
9. input[7:0] rxd;
   
10. input rx_dv;
    
11. output [7:0] txd;
    
12. output tx_en;
    
13. 
    
14. reg[7:0] txd;
    
15. reg tx_en;
    
16. 
    
17. always @(posedge clk) begin
    
18. if(！rst_n) begin
    
19. txd <= 8'b0;
    
20. tx_en <= 1'b0;
    
21. end
    
22. else begin
    
23. txd <= rxd;
    
24. tx_en <= rx_dv;
    
25. end
    
26. end
    
27. endmodule

复制代码

1. 
   
2. `ifndef MY_DRIVER__SV
   
3. `define MY_DRIVER__SV
   
4. class my_driver extends uvm_driver;
   
5. function new(string name = "my_driver", uvm_component parent = null);
   
6. super.new(name, parent);
   
7. endfunction
   
8. extern virtual task main_phase(uvm_phase phase);
   
9. endclass
   
10. task my_driver::main_phase(uvm_phase phase);
    
11. top_tb.rxd <= 8'b0;
    
12. top_tb.rx_dv <= 1'b0;
    
13. while(！top_tb.rst_n)
    
14. @(posedge top_tb.clk);
    
15. for(int i = 0; i < 256; i++)begin
    
16. @(posedge top_tb.clk);
    
17. top_tb.rxd <= $urandom_range(0, 255);
    
18. top_tb.rx_dv <= 1'b1;
    
19. `uvm_info("my_driver", "data is drived", UVM_LOW)
    
20. end
    
21. @(posedge top_tb.clk);
    
22. top_tb.rx_dv <= 1'b0;
    
23. endtask
    
24. `endif

复制代码

1. 
   
2. `timescale 1ns/1ps
   
3. `include "uvm_macros.svh"
   
4. import uvm_pkg::*;
   
5. `include "my_driver.sv"
   
6. module top_tb;
   
7. reg clk;
   
8. reg rst_n;
   
9. reg[7:0] rxd;
   
10. reg rx_dv;
    
11. wire[7:0] txd;
    
12. wire tx_en;
    
13. dut my_dut(.clk(clk),
    
14. .rst_n(rst_n),
    
15. .rxd(rxd),
    
16. .rx_dv(rx_dv),
    
17. .txd(txd),
    
18. .tx_en(tx_en));
    
19. initial begin
    
20. my_driver drv;
    
21. drv = new("drv", null);
    
22. drv.main_phase(null);
    
23. $finish();
    
24. end
    
25. initial begin
    
26. clk = 0;
    
27. forever begin
    
28. #100 clk = ~clk;
    
29. end
    
30. end
    
31. initial begin
    
32. rst_n = 1'b0;
    
33. #1000;
    
34. rst_n = 1'b1;
    
35. end
    
36. endmodule
    
37. 
    

复制代码

my_driver.sv出现报错，在第三行class my_driver extends uvm_driver;
报错信息如下：
1.near "uvm_driver" syntax error,unexpected IDENTIFIER
2.Error in class extension specification

我看systemverilog里面对于类的继承的语法也是这样的，所以不知道为什么会出现这种错误

uvm_driver用法不对，其定义uvm_driver #(REQ,RSP)，必须有REQ参数

那该怎么写呢?

加上数据包类型就可以了

试过了，还是报错，跟没加一样的

这样试一下，
classxxx_driverextendsuvm_driver #(transaction_class_name);

求问大神那个transaction_class_name应该填什么?谢啦

class my_driver extends uvm_driver;我在这行代码前加了include “uvm_pkg.sv”因为在需要的地方导入uvm_pkg，不然不能识别uvm_driver类

贴出你的do文件看看，应该是你的TCL脚本有问题

请问问题解决了吗

碰到了同样的问题，怎么解决呢?

遇到同样的问题。

我也遇到了，按照书上的例子写的，不知道为什么那个地方一直提示语法错误，请问怎么解决呢?谢谢

你好，问题解决了么?现在我也遇到这个了，不知道什么原因

我解决了，我的编译脚本指定编译顺序了，把编译脚本改了，就没事了，希望对其他人有帮助