验证方式初级小问题？

我刚遍写了一小段verilog代码和一个testbench，然后用vcs编译和仿真，并且可以看波形图。这就算是验证完成了吗?最起码从flow上看已经完成了对吧?那UVM是做什么的呢?

最近在看UVM，说一点不成熟的看法。从你描述来看，你应该写的是一个定向测试，对于一个很小的模块（你写的一小段verilog）这样也许很简单，自己对比下波形图和设计要求是否一样就可以了。如果是一个很复杂的设计呢?难道你自己挨个去对比波形?这只是很简单的举一个例子，UVM做的事情非常之多，还需要好好学习。建议小编看一看书。

有帮助。就是很简单的小代码自己编写一个testbench验证一下就OK了，对于复杂的设计需要UVM。