编译出错：UVM的基类无法识别
时间：10-02
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错误如下：# ** Error: ../src/hdlc_env.sv(1): near "uvm_env": syntax error, unexpected IDENTIFIER
# ** Error: ../src/hdlc_env.sv(1): Error in class extension specification.
# ** Error: E:/modeltech_10.1a/win32/vlog failed.
hdlc_env.sv里面定义了一个这样的类：
class hdlc_env extends uvm_env;
我是通过脚本编译的，脚本内容如下：
set UVM_HOME e:/modeltech_10.1a/verilog_src/uvm-1.1d
set MODEL_TECH e:/modeltech_10.1a/win32
set PATH C:/Users/Administrator/Desktop/SV/PRJ/hdlc
#cd C:/Users/Administrator/Desktop/SV/PRJ/hdlc/sim
vlib work
vmap work work
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../src/hdlc_if.sv
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../dut/dut.v
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../src/hdlc_env.sv
其他信息：编译工具是Modelsim10.1a，UVM-1.1d，Windows环境
求大神们解救，看报措感觉是UVM的库没包含进来?不知道具体错在哪
# ** Error: ../src/hdlc_env.sv(1): Error in class extension specification.
# ** Error: E:/modeltech_10.1a/win32/vlog failed.
hdlc_env.sv里面定义了一个这样的类：
class hdlc_env extends uvm_env;
我是通过脚本编译的，脚本内容如下：
set UVM_HOME e:/modeltech_10.1a/verilog_src/uvm-1.1d
set MODEL_TECH e:/modeltech_10.1a/win32
set PATH C:/Users/Administrator/Desktop/SV/PRJ/hdlc
#cd C:/Users/Administrator/Desktop/SV/PRJ/hdlc/sim
vlib work
vmap work work
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../src/hdlc_if.sv
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../dut/dut.v
vlog +incdir+$UVM_HOME/src -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF ../src/hdlc_env.sv
其他信息：编译工具是Modelsim10.1a，UVM-1.1d，Windows环境
求大神们解救，看报措感觉是UVM的库没包含进来?不知道具体错在哪
delete -L mtiAvm -L mtiOvm -L mtiUvm -L mtiUPF