微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC验证交流 > bind语句应该写在哪里?

bind语句应该写在哪里?

时间:10-02 整理:3721RD 点击:
假设有a、b两个模块,想要把b模块bind到a模块中。
那么语句bind a b u_b(...)应该写在模块a内,模块b内,还是其他地方?

其他地方,一般都是单独的一个文件。
比如说我司 所有interface 都是放在一个wrap文件下的,里面都是用 bind 来声明和连接的。

bind是写在定义interface的同一个文件中吗?编译时怎么解析这句话的作用域的?

verilog编译时module定义都是全局可见的。bind可以放在单独文件中。interface定义是否全局可见不太清楚,可以试验下,如果不是,把那个单独的文件放在定义interface的文件之后编译即可。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top