新人求教 sv文件中可以兼容verilog语句吗？

刚接触sv不太熟悉，现在需要写个testbench，请问可以在一个sv文件里写verilog语句吗?比如不用sv的接口，按照原来verilog的端口定义；比如数据类型，用reg；比如过程块名字。这样的话还可以用带约束的随机变量，和断言等功能吗?新人求指教，谢谢！

可以的

可以的，SV只是把verilog层次化了，语法还是兼容的