微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC验证交流 > systemverilog 语法请教

systemverilog 语法请教

时间:10-02 整理:3721RD 点击:
for(int i = 0; i<64; i++) begin
status[8*i+:8] = m_payload[63-i];
end
上面逻辑中的8*i+:8 是不是 8*i 到 8*i+8 这个区间进行赋值的意思呢?
求教

这个是index part select,区间是 8*i 到 8*i + 7
如果你的status定义的是status[0:n] ,那么选取的就是status[8*i : 8*i + 7]
如果定义的时候是status[n:0],得到的是status[ 8*i + 7 : 8*i]

哈哈,其实写个简单的testbench打印一下就知道了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top