verilog怎么写条件控制仿真结束？
时间：10-02
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写了一个if(a==32'h0000008f)begin
$finish(1);
end
在达到条件了也停不下来，求指点
$finish(1);
end
在达到条件了也停不下来，求指点
循环控制的不对吧。
我并没有写循环呢 请教该怎么写呢
把if改成while试试
把if改成while试试
always @(a)
begin
if(a==32'h0000008f)
begin
$finish(1);
end
end
学习了