问个数字后端LVS验证的问题

在用calibre做lvs验证的时候，遇到了很奇怪的问题：layout和netlist的instance，port都能对上，但是netlist里面的中间nets总是比layout多出十几个对不上。
版图是用cadence se导出的，网单也是导出的verilog用v2lvs转换的。se里面没有问题。
有没有人遇到过，可能出现的问题是什么啊，诚挚的等待解答！

建议我们论坛团结起来！

得具体分析，看看是哪些逻辑对应的net

觉得应该是你导出的网表有问题，仔细查查。

顶起来！我也遇到这样的问题,不知道怎么处理,大牛们进来指点下啊,回复加分！

我的是版图比NETLIST多出几十个NET,ASTRO里LVS是对过的,

仔细看了下错误类型:
ne = Naming Error (same layout name found in source circuit ,but object was matched otherwise)
这种 INCORRECT OBJECTS 是不是不用理会?谢谢

一般先查电源跟地吧...看看比如“VDD_AUX！”一类的问题。我遇到过很多都是这么解决的

网表的格式问题吧

学习大家的讨论中。

好久以前的帖子啊，呵呵
后来经过仔细分析解决了，原来是网表里大小写的问题，做LVS的时候把大小写的node当成一个node了

大神，您说的“原来是网表里大小写的问题，做LVS的时候把大小写的node当成一个node了”是什么意思啊?是指网表里面的大小写在做lvs的工具中当成一个node了吗?具体是您当时是怎么解决的，期待您的答复，谢谢！最经我也遇到这样的问题。

大小写有关系的吗?

这样啊，我再去看看