利用UVM搭建SoC验证平台时激励该怎么给？

小弟学习UVM没多久，最近在看《A Practical Guide to Adopting the Universal Verification Methodology(UVM)》，了解到要搭建系统验证平台时，通常将编写好的interface UVCs和module UVCs集成到system environment即可。但有个问题是验证的激励该怎样给呢?我这里有两种想法（以一个SoC系统为例）：1. DUT忽略CPU，将AHB UVCs设置为active，由系统验证环境中的Virtual sequencer将激励驱动给AHB UVCs，配置模块或是对模块进行一些诸如读写的操作，在驱动各module UVCs完成相应功能的验证，也就是说所有的激励都是Virtual sequencer来给的。
2. 软硬件协同仿真，将测试激励加入到设计好的软件当中，编译成目标文件写入到SoC存储器中，启动CPU，并通过总线驱动外设完成相应功能的测试，这时的AHB UVCs设置为passive，只负责监视总线的活动。但这种方法有个问题是，仿真的时候还需要Virtual sequencer驱动一些模块的外设接口，Virtual sequencer要怎样跟CPU进行协调呢?
以上是我想到两个给激励的方法，也不知道对不对?如果对的话，以上两种方法哪个更好一点呢，或者说更符合UVM的思想呢?如果不对，还望给出正确的方法?望各位大侠多多指点迷津，这里先谢谢各位了！

都可以，看你的验证目标是什么了。指令级激励可以和序列结合使用。

嗯，后面一种方法是不是可以这样：先由CPU配置各个模块的寄存器，然后在由系统的Virtual sequencer驱动相应的激励到各模块的外部接口上去

问一下，如果像你想的这样实现，virtual sequencer怎么知道系统cpu什么时候配置完成了?

拉DUT信号给接口信号，在driver中进行阻塞吧。

同问。