关于后仿真的问题

我们做的SOC芯片，时钟网络比较复杂，时钟源也比较多，后仿真的时候给了一大堆各种配置选择下的sdf文件，每一个sdf文件仿真时都需要重新生成simv (我们用VCS)，而且现在服务器快跑死了内存根本不够，想问问各位高手都是怎么组织这种后仿真的。

后仿真本来就慢。

后仿本来就是一个需要耐性，耗时的工作，一般大的项目，基本会按BLOCK进行后仿，外围可以利用RTL等加速

这个没有遇到过。

不错的问题