verilog OR systemverilog

其实现在很困惑。
我现在实际写代码都是用verilog,而且好像很少听有人用sv的。但现在发现很多人都在学这sv，图书馆里面这样的书也越来越多。我也看了一下，发现确实扩充了很多东西。还有看一些资料，哇噻，吓一跳，verilog寿命估计在10-15年，那么从它出生到现在且不是快完蛋啦?
但至少在实际应用中好像身边的人还没有谁真正用，虽然都在学，但做东西的时候还是在用verilog，说实话，verilog蛮好用的，只不过定义端口之类有点繁琐而已，在写的时候你能够知道对应实际电路大概是个什么样东西。而sv貌似抽象层次更高了，更有像C，风格也没verilog那么严谨。很多人都感觉它倒像是专门用来做测试的，什么断言之类的。现在还没太深入去看，不知道有没有必要去学。
大学用过的或接触过的讨论讨论下吧。说说自己的看法，让小弟多长长见识。这SV到底是什么样的，现在的综合工具得到多高的版本才能识别，等等等

同问，不过sv可能是未来的趋势啊

个人理解，就是集成了设计代码包和验证代码包两种有一定差异的代码而已，你要做设计，就用和设计相关的语法，要做验证，就用和验证相关的语法。主要就是一种集成。

个人感觉，有点C和C++的区别。二者可以共存，不存在SV一定淘汰Verilog的说法。当然，用SV做设计是一种趋势，因为SV完全兼容Veriolog。

做验证的 现在已经开始在集体往sv上转了 我现在也在学习

了解了就 都知道了，与C和C++的关系 类似， verilog不会淘汰

高层低层都能做

设计电路还是要用verilog的，在大的系统级验证起来使用systemverilog更有优势。

您好謝謝您

好的謝謝您

你要做设计，就用和设计相关的语法，要做验证，就用和验证相关的语法。
同意！@！

也要开始学sv了，设计思想才是精髓