interface编译报错
时间：10-02
整理：3721RD
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本人初学SV，按照书上的例子写了一个interface，编译出错了，求大神指教！
谢啦
初学的SV。平时用MS，没用VCS
果然是初学，并且估计verilog也是初学，仿真器也是初用
vcs -sverilog -timescale 1ns/1ps file.sv
输入什么指令?另有什么好书推荐一下吧，谢啦:-D
开启sv语法即可