vcs uvm 编译出错
时间：10-02
整理：3721RD
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各位大侠：
如果只编译verilog文件和uvm的东西，用vcs编译仿真没有问题。现在用vlogan进行编译，报找不到uvm_pkg的错误。不知道还需要加什么参数吗?
求赐教
如果只编译verilog文件和uvm的东西，用vcs编译仿真没有问题。现在用vlogan进行编译，报找不到uvm_pkg的错误。不知道还需要加什么参数吗?
求赐教
加入uvm 库
加了就对了，vlogan编译完成后，yongvcs编译testbench，报模块没有被例化。