quartus调用modelsim做RTL仿真时报不产生IP核模型文件

该FPGA中含有众多IP核，如PCIE、FIFO、RAM、PLL等，在使用quartus关联modelsim进行RTL 仿真时，出现如下错误：说没有生成IP核的仿真模型之类的。

上网查询后，有人说使用向导在quartus中重新生成IP核即可，对主要的几个IP重新生成后，再仿真还是不行；

也有人提出，应该讲生成的.vo文件放在modelsim的仿真路径下，查看发现只有pcie生成了该文件，放在相应的路径下后，再仿真还是不行。

为什么图片不显示呢。具体错误如下所示：
Error: You did not generate the simulation model files or you generated the IP file using an older version of MegaCore which is not supported by RTL NativeLink Simulation
Error: Regenerate the IP and simulation model files using the latest version of MegaCore for RTL NativeLink Simulation flow to function correctly

我PLL和RAM仿真都没有问题，你要不试试完全新建个工程，再生成IP核试试