UVM 里的RAL 寄存器属性 问题

项目中利用 RAL 对DUT 中的寄存器进行模拟。在DUT中有一些寄存器 对总线来说 是只读的，但是 DUT内部本身可以对它进行写操作 ，在模拟这样的寄存器的时候，在RAL的 reg_model 里面， 也应该设置成RO 吧?但是如果设置成RO，发现在我的reference model在模拟DUT的行为对该寄存器进行写操作的时候，写不进去?
这种情形应该是寄存器属性里面最基本的问题了，大家都是怎么做的呢?谢谢了

ral 的后门模式?

1.如果你要通过前门访问，肯定是写不进去的。写不进去才对
2.你要验证它功能的时候如果要改变RO寄存器值只能通过force，RAL的RO寄存器是不会通过ralgen自动生成backdoor_write的，backdoor_write返回的是vmm_error。
3.如果你想通过poke或backdoor去写只读寄存器你可以把此类寄存器在ralf文件中设置成RU寄存器
你要搞清楚两个概念： ral中的RO寄存器和RU寄存器
RO寄存器是不能被dut改变的只读寄存器，他的只是不会变的（如版本寄存器）
RU寄存器可以被dut改变的只读寄存器（如计数器）。