求教：VCS后仿真的基本步骤有哪些？

1.时序验证是STA吧? 静态时序检查，  仿真是动态的。  两者不是一回事。 一些公司不做后仿真， 他们认为STA 和形式验证已经可以保证timing和function
2.后仿真， 需要一个验证平台， 需要激励， 需要被测设计，即经过后端布局布线 时钟树综合 DFT等等工序之后的网标。 基本上RTL相同， 不同的地方就是把 RTL 换成网表。   后仿真 一方面是仿真功能 一方面是检查timing， 这需要你的仿真工具的支持 ， sdf反标 所需要的一些选项  是和RTL仿真的区别。   另一个就是 RTL 可能会有些snooper 检查design内部的一些信号，在门级仿真的时候  可能这些线会找不到了。

一个是看功能对不对，一个是时序对不对
当然时序对了，功能才能正确。

不大懂，好好学习一下

不大懂，好好学习一下

最近研究了一下，觉得VCS后仿真的步骤如下：
1.用XST或Synplify综合生成SDF文件
2.把文件加入验证路径
3.在tb_top文件中加入语句：initial $sdf_annotate("dut.sdf", tb_top.dut);
疑问：综合时生成了dut_timesim.v文件，这个文件有什么用?

dut_timesim.v也许是布局布线后的吧

谢谢楼上的兄弟！

不跑后仿，实在有点风险

好像 后仿还真的是挺麻烦的。
有什么风险呢?

弱弱问下，后仿真是不是指MAP和route结束后的真实仿真，就是说这个时候仿真出来的结果就是真实的结果了。

赞3楼，
后端3方面
function
timing
power

谢谢误了，呵呵、

这要看你如何定义“真实的结果”。主要还是看SDF File的正确性。我就遇到好多哥们SDF File搞的不合理，所以出来的结果不是“真实结果”。

Modelsim仿真步骤应该一样把！

主要也还是看interface

当然时序对了，功能才能正确。

大体步骤能不能详细一点啊，各位大虾谁能给个详细点的啊！

功能正确。
时序正确。
没有必要跑后仿真

不大懂，好好学习一下

可以只作形式验证

清除各种各样的不定态是大头。还有类似IBM库的种种警告确认。

跑个仿真，有毛风险啊

学习一下学习一下

赞19楼，是真正做设计的人

STA 保证时序，形式验证保证功能。可以不做后防。
STA要依赖于SDC的正确性，要是缺乏约束，或者约束写错了，STA就不能检查出问题。这个时候使用后防就可以发现错误。
后防可以同时检查时序和功能，但均是验证一部分。
后防步骤：多了SDF反标的过程，多了时序检查，多了一些仿真的OPTION，在仿真时，要禁止某些路径的时序检查，仿真速度变慢了。

一般来说要读入网表,然后读入sdf和no-timing check list！

thank you！

同问

同志们，有没有后防的数据可以推荐一下?