有没有人觉得uvm的config很丑陋

阅读了一些别人写的代码（基于specman/e），有block level，有top level。
理论上说，oop的好处，就是使得testbench的结构看起来更清楚。
但是实际情况不是这样，被无处不在满天飞的config，搞的效率很低。
首先，uvc的例化，尤其是extend，没有一定的规则。使得文件的结构不清晰。
其次，不同层次的uvc都在做config。
不知道这种现象是specman特有的问题，还是systemverilog的uvm也有的问题。
各位有什么好的经验吗，谢谢！

首先，e是基于AOP的，网上有比较多的AOP和OOP的比较，可以参考一下，btw：并不是说AOP不好，这只是一个市场选择结果。
其次，介绍一篇论文给你看看先。“Using Parameterized Classes and Factories:The Yin and Yang of Object-Oriented Verification”，多看几遍，你的问题基本有个眉目，至于config的意义，涉及到计算机系统原理，不是一两句话能解释清楚的（sorry！我也解释不清楚），大概类比一下，现在互联网经济热火朝天，学软件的赶上了好时候，要是没有我等做硬件的，他们也是白瞎。
我猜用CFG的原因是UVM那帮人怕我等天朝工程师，用多了指针，即使是给我们一个世界最强的计算机也要搞得系统崩溃。

你说的这篇文章是mentor的，无法下载。能不能上传一个， 多谢。

确实这句话很长，难理解，不过只需记住它，直接用就可以了。

E也有他的问题，不过确实是市场选择的结果