请教下大家，怎么才能提高验证水平？

不知道你现在处于什么水平，所以也不能随便推荐。
现在业界普遍采用VMM或UVM，但商用的东西太贵。
如果你只是想提高水平的话，推荐学习systemverilog
推荐两本好书：
writing testbench using systemverilog
systemverilog for verification
其中，第二本有中文翻译版

非常感谢，这些都看过了~希望提供高级一点的，更深层次的东西~

那你还想怎么提高啊，VMM是不是已经很熟悉了

提高很简单：
（1）入门
（2）实战
（3）有空就读UVM的代码、userguide、class reference
（4）再实战，跳转到（3）
另外我的建议是：
（1）把IEEE systemverilog LRM仔细的通读，有空就读，反复的读；DPI部分和断言部分可以先不看，其它的要猛看，包括系统函数部分，不要觉得知道了if else case reg wire就懂verilog了。
有一点特别提示一下，把IEEE-1800-2009中part one第四章 “Scheduling semantics”要好好的弄懂，这样你写每一句的时候才会知道它有没有可能竞争，语句之间的先后顺序影响等等是怎么样的，为什么会这样。
（2）直接进入UVM，不要再学VMM了，原因很简单，UVM比VMM好且三大EDA都支持了，当然UVM和VMM的思想本质是一样的，OVM最好学习一下。
（3）把VCS自带的pdf文档中的关于VMM的userguide好好看看，不用看vmm的类库，看它分析和推荐的一些验证的思想和经验，这些思想用到UVM和OVM中完全是一样的有帮助。
（4）有兴趣、有时间、坚持

UVM,OVM,VMM,SV都是验证的手段啊！关键是验证思路！

这位兄台的建议非常好

谢谢兄弟们的回复~

谢谢兄弟们的建议 有没有IC验证的群 大家一起研究讨论 怎么样

怎么不能回复

帮顶下，初学验证，希望能找个群！

传说中验证工程师最核心的东西该是验证思想——然而并没有单纯验证方面的理论，只有统一的架构、大量的库、各种结合语言及工具的方法学。感觉无所适从

谢谢！说的很详细，我打算按你说的做一下。今天才发现自己还在看ieee 2005的版本，刚下了09的准备学习一下。

验证思想无非是CDV之类的东西，其实VMM等也就是那些验证大牛们思想的结晶，是为了更好更快的执行验证思想的一个工具，比如随机验证。
理论总是很玄乎飘渺的，多和牛人、老外打交道，多实践，多分析源码，才能学到东西，提高验证水平。

LS说的只是testbench建设这块，真正好的DV，更要多了解hw design的特点，帮助更快更好的debug也是重点。

有机会的话，去做项目吧，这样才能学到真本事！“纸上得来终觉浅，绝知此事要躬行”

不太明白你说的HW Design特点是什么意思，以我的理解，基本的验证应该是基于Functionality Specification和Architecture Specification。
另外，VMM不仅仅是testbench，而是一套系统的验证方法学。从形式上看，VMM确实只是帮我们搭建了一个Verification Environment，但是其核心还是CDV。

testbench是实物，方法学是思想，这些都没错，最终还是会统一于验证DUT上面来。老板s要的是最后成功的tape-out
首先，SPEC也不是万能的，因为是人来制定的难免会有遗漏和前后矛盾的地方，DV通过多一些对 design 实现的方式方法的理解，可以在build VE的时候， 多一些和designer思考问题的overlap，这样其实可以帮助发现SPEC及HW 实现过程中的遗漏和错误。
其次，DV的责任不仅仅是报告中scoreboard里面是否发现mis-match及coverage rate,很多时候还要做HW的初级的debug。也正是在这条boundary上，DV和designer最容易产生矛盾和争论，到底bug是environment还是RTL的?到底谁应该先来debug。我想DV多了解一些designer的思维方式，可以让自己更具有话语权，更快的找到问题，解决问题。正所谓知己知彼。当然DV和designer最终应该是对立统一的。

验证群 158349971 有空大家可以在这里玩~

5楼所言极是~

可能还是要多练，有项目练手最好，不然像我自己现在光看不练马上就忘干净了，不久还得重来。