虚接口的问题

小弟弟 最近学习<<SystemVerilog for Verification>>，第10章关于虚接口的，我把我的DUT和test用接口连接，test中申明了一个虚接口，然后和DUT链接的接口通过参数传递进来
program test(tt_if true_if);
virtual tt_if v_if=true_if;
。
endprogram
test中所有driver都是对v_if操作的。
结果sim的时候报堆栈错误～～～
program test(tt_if v_if);
//virtual tt_if v_if=true_if;
。
endprogram
将接口该为如上方式，就好了～～我用的哪里有问题咩。求大神知道

错误在v_if=true_if