微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC验证交流 > UVM代码编译错误

UVM代码编译错误

时间:10-02 整理:3721RD 点击:
刚接触UVM,跑了下例子的代码,用VCS编译时提示错误:Error-[SE] Syntax error
Following verilog source has syntax error :
"./src/my_agent.sv", 5: token is 'uvm_agent'
class my_agent extends uvm_agent;

不知什么原因。哪位给解说下把,谢谢!

这句话如果你没打错字母的话,是没有错的,有的时候找错误不一定是从他提示的句子中找,可以找找上文是不是有出错的地方。

我觉得是你没有引用uvm的package

编译的时候加上-sv

如果是vcs,确保 -ntb_opts uvm,且在top加上
import uvm_pkg::* ;
`include "uvm_macros.svh"
如此,error可消

不懂...

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top