前仿 holdtime的问题

请教大家一个问题：
我在做网表仿真时，不加sdf，已经加了nospecify和notimingcheck，VCS06能PASS，但换了新版本的VCS1103或者VCS1006就过不了了。
有时会出现零宽度的毛刺，有时写MEM会写不进去，好像是holdtime的样子。

请问可能是什么原因呢?

没人懂吗?

可能是出现竞争了吧

看上去不像是，仿RTL没问题，换低版本的VCS也没有问题。
而且很奇怪的是，有些信号经过有些GATE时莫名甚妙的的跳变。

继续求。
写memory的时候写不进去，看上去好像是holdtime的问题，但实际上已经加了+nospecify和+notimgincheck了呀。

Is this after-layout postsim? If yes, hold time violation can be improved only by layout modify. You need to ask the APR engineer to improved APR.

no, pre-layout simulation.
Maybe it's caused by the 'X' state at the beginning of the simulation.
Some registers are not reset, I think it's caused by these 'X' states.