关于一个hold timing的问题～

在进行post-sim时，由于报错的hold timing是由于time_interval信号所对应的DFFRX1的CK和RN的hold timing不够引起的（在CK上升沿结束后，RN由低变高的时间太短）。我查看了库里关于该cell的timing。宣告的CK和RN的hold timing为500ps。Post_sim时CK和RN的hold timing只有118ps。
但是当我在Pre_sim时，通过RN端，刻意去减小time_interval所对应DFFRX1的CK和RN之间的time，就算将CK和RN之间的hold time减小到10ps，也同样不会报hold timing的错误，而且整个Function也正常。
不太理解为什么用同样的仿真库，Pre_sim和Post_sim会有不同的timing要求。
请高手帮忙解答，谢谢

真奇怪啊

谁能帮忙给个答案哦，谢谢啦

为啥啊，为啥啊，哪位好心的大哥帮帮忙。

前仿不关注在时序验证上，所以，即使你只设1ps它也是照样过的，因为notimingcheck, 你的电路中也不存在pathdelay，但是后仿就是验证timing的，如果你在STA阶段有VIO,那仿真肯定是要报的

哦，这样子啊～
前仿完全不关心timing?

如果你用ncverilog仿真，有一个parameter是notimingcheck，在前仿时要加上，所以前仿是不关心timing的，后仿时这个parameter要打开

问题可以说的再简单一点