cadence中verilog生成symbol时多位输出的pin
时间：10-02
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比如out[7:0],如果各位需要接不同的负载，如何在symbol里生成8个pin，每个pin对应输出中的一位?谢谢！
木有看懂你说什么?
就是比如输出为
output out[7:0];
对于这个八位的out能否生成8个pin
木有看懂你说什么?
就是比如输出为
output out[7:0];
对于这个八位的out能否生成8个pin