微波EDA网，见证研发工程师的成长！

首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > I2C Slave何时拉低SCL时钟线

I2C Slave何时拉低SCL时钟线

时间：10-02 整理：3721RD 点击：

RT，I2C通信过程中，从机Slave何时需要拉低SCL时钟线

不可以控制！

上一篇：做FPGA有必要学习uvm验证方法学吗
下一篇：如何由待验证用户转为新生入学

拉低 I2C Slave SCL 相关文章：

栏目分类

热门文章

Copyright © 2017-2020 微波EDA网版权所有

Top