请教一个电路切换问题
时间:10-02
整理:3721RD
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模块输入由CLKA,A1,A2与CLKB,B1,B2互相切换。该怎么实现呢?
前面看到一个切换时钟的电路,能减少毛刺。但是A1跟B1,A2跟B2间该咋办呢?好像会有亚稳态。
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时钟电路的话,只要时钟跳变的时候没毛刺就行了。
看到的没毛刺那个时钟切换电路好像是有切换延时的。这样其余信号就有可能出亚稳态了呀
感觉除非再加入约束条件,不然很难保证电路不进入亚稳态。
不会吧。那电路难道没办法了?
采用时序电路就没有问题了吧
组合逻辑的话,亚稳态还真不好弄
看过不顶,罪过
eetop
只要clock没有问题就好办啊,
谁规定在切clock的同时还必须传data?