初学硬件描述语言，学VHDL还是Verilog好？

先学verilog容易点

公司用 VERILOG HDL的多

又见此类问题！

VHDL属于强类型HDL，VerilogHDL则更加偏向于C。
我是先从VHDL学的。其实，先从哪个开始学个人觉得并不重要，但是学的时候
要注意应该先学精一个再学另一个，不要两个同时学，因为非常容易混淆。
VHDL比VerilogHDL年龄要大，但是目前来说公司中用Verilog的居多。
看你个人偏好了。

先学好一样再说.多谢！

对于新手来说，这个问题还是一个很难的抉择。

刚开始学！我熟悉C，觉得还是先学verilog好！

一般教学都用的vhdl，传说中，如果你vhdl学会了，只用一天时间就能学会verilog，其实学那个不重要，重要的是它的分析方法已经设计调试方法

是吗?

强烈建议VERILOG

verilog

学校都用VHDL, 业界都用Verilog

建议verilog

两种语言有很多可以类比的概念，重要的是不要把他们当成编程序，这是一种描述语言，不是编程语言，写的时候脑子里是需要有硬件结构的。
建议学习verilog,公司用的比较多。有C基础的会觉得比较容易看懂，但是不要把它当成C。

有C基础的化verilog，没有C的化VHDL

Verilog
Verilog简单，变量类型没有VHDL复杂
再者，公司里面的IC设计大部分使用Verilog

VERILOG—2005 已问世，功能更全，学ＶＥＲＩＬＯＧ　好

verilog
学verilog吧，这个用的比较多，但是vhdl得要能够看懂。

欧洲vhdl较多，美日verilog多，还是verilog好

为了找工作方便，还是用verilog吧

systemverilog is better.

个人认为学verilog好，与vhdl相比，照工作的时候最好是用verilog。

这个问题说实话，不值得去研究，没有定论，如果你学过C，那就先看verilog，没学过的话，就无所谓了。

Altera推荐verilog，XILINX推荐VHDL，最好两个都会，VHDL繁琐一些，写起来没有VERILOG简洁，看你爱好了