综合问题！

后仿一下不就知道了！
相信大公司的综合工具吧,虽然肯定有毛病,
但那个毛病是我们这样水平的人可以发现的吗?

这是你的代码中，有类似这样的赋值。综合工具可以直接这样输出。但要看后端的工具是否接受。SE不行，MAGMA可以。你也可以将它转成单元库中TIE＿HIGH或TIE＿LOW器件。

用PERL replace掉吧，雖然現在的backend tool都可以吃進去。

综合工具中的变量设置没有设置好，一般设置好后可以把原代码中的assign语句消除，转换成wire的连接。如果加了这个变量，综合后如果还有assign语句，那就最好检查一下你的code原代码啦.

这要看你的设计了

同意５楼的看法．

在设定引脚时就有所体现

牛哥好多哦！看来都是搞芯片设计的啦,
请问你们混饭的公司能设计FPGA了没?

好象没遇到过,只是在用三态门的时候会遇到assign和tri