关于代码优化问题
时间：10-02
整理：3721RD
点击：
module m(a,b);
input a;
output b;
reg b;
always@(a[/email])
begin
b=1&a;
end
endmodule
在Quartus II综合后，在RTL VIEWER 中只看到A与B连接在一起，没有门电路，这是不是代码被优化掉了呢，在什么地方设置可以禁止这样的优化呢，谢谢
input a;
output b;
reg b;
always@(a[/email])
begin
b=1&a;
end
endmodule
在Quartus II综合后，在RTL VIEWER 中只看到A与B连接在一起，没有门电路，这是不是代码被优化掉了呢，在什么地方设置可以禁止这样的优化呢，谢谢
组合电路，逻辑是b=a，输出等与输入是吗?
你希望综合出来那种逻辑门呢?
想弄个与门在中间
好像结构化描述方式也不可以，
可以定义2个输入，其中1个置1应该可以