为什么后仿真时信号会在中间出现不稳定态？ (无内容)

为什么后仿真时信号会在中间出现不稳定态? (无内容)
你说的是数字电路后仿真吗?
出现不定态的原因一般都是电路某处的触发器的建立/保持时间不满足要求。因后仿真的延时和前仿真有差异，很有可能会造成前仿真满足时序要求的电路，在后仿真时出现问题。
你可以追溯到出问题的触发器，用软件工具报一下信号路径的时序信息。然后再修正错误。

为什么后仿真时信号会在中间出现不稳定态? (无内容)
用modelsim好象只能够查看顶层端口信号！各模块内部的信号看不见呀！
怎样知道是能够寄存器出错了呀?

为什么后仿真时信号会在中间出现不稳定态? (无内容)
modelsim?use " vsim +no_notifier ...."

为什么后仿真时信号会在中间出现不稳定态? (无内容)
其实最有可能是你没有reset。

为什么后仿真时信号会在中间出现不稳定态? (无内容)
我用vsim -t 1ps +no_notifier +maxdelays -L simprims_ver-lib work E1_TOP_T_tf_tf glbl进行后仿真是没有错误显示,但是去掉还是有！
能够告诉我,加 +no_notifier 是什么意义?

为什么后仿真时信号会在中间出现不稳定态? (无内容)
我用的是在上电后DLL始终开始工作然后用一个SRL16(设INIT=16'h000f)来产生复位信号.
SRL16 SRL16_inst
(
.Q(RST),// SRL data output
.A0(1'b1),// Select[0] input
.A1(1'b1),// Select[1] input
.A2(1'b1),// Select[2] input
.A3(1'b1),// Select[3] input
.CLK(CLKDV_dll),// Clock input
.D(1'B0)// SRL data input
);
这样行不?

为什么后仿真时信号会在中间出现不稳定态? (无内容)
为什么这个错误老是改不了！

为什么后仿真时信号会在中间出现不稳定态? (无内容)
这个不定态产生的源头是在哪里?

为什么后仿真时信号会在中间出现不稳定态? (无内容)
我现在就是不知道源头在那！
always @(posedge rst or negedge clock)
begin
if (rst)begin
//count=3'b000;
//r=0;
//w=0;
rd0=0;
rd1=0;
wr0=0;
wr1=0;
end
else
begin
rd0=rd1;
rd1=rd;
wr0=wr1;
wr1=wr;
end
end
always @(posedge rst or posedge clock)
begin
if (rst)begin
count=5'b00001;
r=0;
w=0;
end
else begin
if (((~wr0)&&wr1))
//if (ww)
begin
count=5'b00001;
w=1;
end
else
if ((！rd0)&rd1)
//if (dd)
begin
count=5'b00001;
r=1;
end
else if (count==5'b10000)begin
w=0;
r=0;
end
else if (count==5'b10000) count=5'b10000;
elsecount=count<<1;
end
end
assign we=(w) ? 0 : 1;
assign oe=(r) ? 0 : 1;
就是we和oe信号有问题！
好郁~闷呀

我们项目组也遇到同样问题,苦恼中ing