求教各位大侠，ＶＥＲＩＬＯＧ中的时延设计．
时间：10-02
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在使用ＶＥＲＩＬＯＧ编写代码中，可不可以对一部分信号寄存器使用时延赋值语句，一部分不使用呢?
如： always@(posedge clk)
if(ld)
dout<=#2 tmp;
else
dout<=#2 0;
always@(posedge clk)
if(en)
counte<=counte+1;
else
counte<=0;
不知道这样编写代码对综合是否有影响? 另外还想问一下上面的时延语句在综合后是固定到电路中还是怎么回事? 多谢各位大侠解答一下，谢谢．
如： always@(posedge clk)
if(ld)
dout<=#2 tmp;
else
dout<=#2 0;
always@(posedge clk)
if(en)
counte<=counte+1;
else
counte<=0;
不知道这样编写代码对综合是否有影响? 另外还想问一下上面的时延语句在综合后是固定到电路中还是怎么回事? 多谢各位大侠解答一下，谢谢．
延时语句只是用于仿真中，综合工具会忽略这些延时，实际电路的延时和你所使用的综合库以及你的设计相关，通过使用#描述的延时对综合没有任何作用。
多谢大侠指点，问题已解决，谢谢．
hehe,shuo de dui
hehe,shuo de dui
综合器会把这些延时给去掉的