微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 后仿真debug求教

后仿真debug求教

时间:10-02 整理:3721RD 点击:
最近做的一个东西在功能仿真的时候没有问题,但是生成网表做门级仿真时就出错了,说是有死循环,"iteration limit reached at time 1275ns",modelsim只报这个错误.
问题是单凭这个错误提示如何去追踪和查找错误的根源,各位高手有什么好的办法请传授小弟一点.
ps(网表文件由QuartusII6.0生成,功能仿真和门级仿真都是Modelsim6.1f)

检查你的逻辑在综合后有没有出现组合逻辑环路,例如:两个非门首尾相连,如果器件有固有延时,一般后仿是不会出现这个问题的,不过还是检查一下为好,如果可能改变代码风格试试,综合工具得到的网表可能就不一样,还有,不知你后仿时添加sdo文件没有?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top