请问这样的功能是怎么用VHDL实现的？

我要做差不多这么个东西...
一个数A开始为0
然后每来个肪冲判断A的值
当A>=0时,out1输出一个脉冲,然后A减某数b
再来一脉冲,又判断A的值
这次如A<0,out2输出一个脉冲,然后A加某数c
如此反复

if clk'event and clk='1' then
if s='1' then
a <= '1' after 10ns '0' after 20ns;
else
b <= '1' after 10ns '0' after 20ns;
end if;
end if;

楼上的是仿真 实现 ，综合后 肯定不能够实现的

不妨这样试试， 由条件 判断后输出一个信号a， 作为一个 latch的使能，而latch的输入是一个和clk相差180度的时钟，
对a取反后 得/a，作为一个 latch的使能，而这个latch的输入也是一个和clk相差180度的时钟