微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求助:大侠看看下面的时钟为何仿真输出总为低呢?

求助:大侠看看下面的时钟为何仿真输出总为低呢?

时间:10-02 整理:3721RD 点击:
我是菜鸟新。下面是产生的代码。在QUARTUS 仿真输出。
`timescale 1ns/1ps
module prj(vav);
output vav;
reg vav;
event end_vave;
parameter delay=5;
initial begin
vav=1;
#delay vav=0;
#delay vav=1;
#delay vav=0;
#delay vav=1;
#delay ->end_vave;
end
endmodule

你的描述只能输出两个脉冲

`timescale 1ns/1ps
module prj(vav);
output vav;
reg vav;
parameter delay=5;
initial begin
vav=1;
forever
begin
#delay vav=0;
#delay vav=1;
#delay vav=0;
#delay vav=1;
end
end
endmodule

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top