谁有存储器的vhdl源程序

谁有存储器的vhdl源程序
软件或操作系统有问题

谁有存储器的vhdl源程序
你说的我没有理解，能否再解释一下，是不是我的程序没有问题?

谁有存储器的vhdl源程序
程序即使有问题也不应该死机

谁有存储器的vhdl源程序
可是我从来没有发现我的软件有什么问题?我还是认为我的程序有问题，你能不能帮我看一看?我怎样把程序传上来?

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可以

谁有存储器的vhdl源程序
请把程序贴出来看看。
应该提醒的是不要试图用类似二维数组的语句来自己构建存储器，虽然说综合器有时候不拒绝做这种工作，但是耗费大量资源（包括FPGA的内部资源和综合时的计算机资源），结果也不会理想。

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entity rom_1 is
Port ( wr , rd , cs : in std_logic;
data_in : in std_logic_vector ( 7 downto 0 );
adr : in std_logic_vector(7 downto 0 );
dout : out std_logic_vector(7 downto 0) );
end rom_1;
architecture Behavioral of rom_1 is
subtype word is std_logic_vector(7 downto 0);
type memory is array ( 0 to 255 ) of word ;
signal adr_in : integer range 0 to 255;
signalrom :memory;
begin
adr_in <= conv_integer ( adr );
process ( rd ,cs )
begin
if cs = '1' then
if rd = '0' then
dout <= rom ( adr_in ) ;
end if ;
end if ;
end process;
process ( wr , cs )
begin
if( cs = '1' ) then
if ( wr = '0' ) then
rom ( adr_in ) <= data_in ;
end if;
end if ;
end process;

end Behavioral;

谁有存储器的vhdl源程序
你用什么工具仿真

谁有存储器的vhdl源程序
如果用vsystem就不会有问题

我用的时xilinx的modelsim

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谢谢大家，我找到了问题所在:dr_in <=conv_integer( adr )， 这一句有毛病。
我还有一个问题：仿真时为什么输出波形总要滞后一个周期?

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你说的滞后是哪个信号相对哪个信号?

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仿真时应设计，系统时延

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存储器?
如果是模拟的话，那还可以
综合就不妥了吧?
另外，上 www.micron.com 有一些VHDL/Verilog的仿真模型的。

学习学习

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